35.JPG (44.85 KB, 下载次数: 0)
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L3Cache与核显的级数都不同
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真的假的? 有人开盖量过?
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仔细看了一下数据, 目测是作者根据ivy bridge的die shot自己裁了后按比例算的数据.....
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核心都不同么
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说明ivyB有4种核心呗。不像snb就两种
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应该不是, 我觉得是作者自己脑补的..
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我之前说错了.
看这个帖子:
http://we.pcinlife.com/thread-1990817-1-1.html
里面有更详细的内容, 看来确实是有多个版本的die的. 而且i5里面原生die和非原生die都是混杂起来的. .
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哈哈，最后两张图就是我贴的，只有i5 3470 一款CPU是精简的核心，其他的都不是
e3 1230v2 背面图
103732jghdydkzzu3qdntr.jpg (105.37 KB, 下载次数: 2)
i5 3470 背面图
1036353cuz4da4dpohdtgn.jpg (183.63 KB, 下载次数: 1)
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我也有个问题，就是Lx cache 晶体管，书本都说SRAM需要6个晶体管，
以Nehalem为例，8M L3 cache，需要 8*8*6M晶体管，这就有384M晶体管了，他还有总量1M的L2 cache，那么还需要1*8*6M晶体管，CPU晶体管总量为731M，这两部分就占去 59%。
再看X7560 23亿晶体管，24M L3 cache需要 24*8*6M晶体管，占总量的 50%
我有两个问题：
1、这样算对吗？
2、既然Lx cache都需要6个晶体管，为什么相互访问时间有近10倍差异，难道只是因为现有实现不够经济？
谢谢
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3570和3470是一样的, 也是完整的精简版die.
不过其实我还有一点疑问. intel这个die肯定是图省事弄的模板, 只削减了缓存和igp, 我猜, 就算这个精简版的die, 本身应该也是有超线程功能的.
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哇你这个问题好高端. .我根本不懂.
我只能根据我大致的了解, 说说自己的看法:
1. 我觉得你算的应该没问题, 至少定性上看上去是正确的, 缓存确实是cpu最费晶体管的部分, 而且缓存是die上晶体管密度最大的部分. (换句话说, 虽然缓存费晶体管比较多, 但是不见得就不经济, 因为从设计难易度和占用的面积来看, 缓存并不是很耗费成本的东西)
2. 我猜应该是因为和core的距离的问题, 离核心远, 延迟就会变高, 虽然结构本身是一样的, 但是在die上的位置会有很大影响.
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哇，多谢多谢
解决了好久的疑惑
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